Поиск

Полнотекстовый поиск:
Где искать:
везде
только в названии
только в тексте
Выводить:
описание
слова в тексте
только заголовок

Рекомендуем ознакомиться

'Документ'
Н., ст. преподаватель кафедры Бухгалтерского учета, анализа и аудита Кислицина Мария Андреевна ЭК-4 Седова Л....полностью>>
'Документ'
Оставленные и забытые клиентами вещиНе редкость, когда клиенты теряют или забывают свои вещи в отеле. Причем это может случиться в любом месте отеля: ...полностью>>
'Конкурс'
Конкурсная комиссия рассмотрела представленные на участие в конкурсе заявки и документы на соответствие требованиям и условиям, определенных приказом ...полностью>>
'Документ'
Современная наука: актуальные проблемы теории и практики. Серии: Экономика и право, Гуманитарные науки, Естественные и технические науки (издательство...полностью>>

Главная > Документ

Сохрани ссылку в одной из сетей:
Информация о документе
Дата добавления:
Размер:
Доступные форматы для скачивания:

Глава 1

Оглавление.

Схемотехнические проблемы построения цифровых узлов и устройств 2

§1.1. Простейшие модели и система параметров логических элементов 2

§ 1.2. Типы выходных каскадов цифровых элементов 4

Элементы с тремя состояниями выхода 5

§ 1.3. Паразитные связи цифровых элементов по цепям питания. Фильтрация питающих напряжений в схемах ЦУ 8

§ 1.4. Передача сигналов в цифровых узлах и устройствах. Помехи в сигнальных линиях. Сигнальные линии повышенного качества 9

§ 1.5. Вспомогательные элементы цифровых узлов и устройств 14

§ 1.6.0 некоторых типовых ситуациях при построении узлов и устройств на стандартных ИС 20

Функциональные узлы комбинационного типа 23

§ 2.1. Введение в проблематику проектирования ЦУ комбинационного типа 23

§ 2.2. Двоичные дешифраторы 28

§ 2.3. Приоритетные и двоичные шифраторы. Указатели старшей единицы 30

§ 2.4. Мультиплексоры и демультиплексоры 32

§ 2.5. Универсальные логические модули на основе мультиплексоров 34

§ 2.6. Компараторы 39

§ 2.7. Схемы контроля 41

§ 2.8. Сумматоры 47

§ 2.9. Арифметико-логические устройства и блоки ускоренного переноса 55

§ 2.10. Матричные умножители 56

Функциональные узлы последовательностного типа (автоматы с памятью) 62

§ 3.1. Триггерные устройства (элементарные автоматы). Классификация. Основные сведения 62

§ 3.2. Схемотехника триггерных устройств 66

§ 3.3. Аномальные состояния триггеров 72

§ 3.4. Применение триггеров в схемах ввода и синхронизации логических сигналов 73

§ 3.5. Введение в проблематику и методику проектирования автоматов с памятью 75

§ 3.6. Синхронизация в цифровых устройствах 82

§ 3.7. Регистры и регистровые файлы 89

§ 3.8. Основные сведения о счетчиках. Двоичные счетчики 94

§ 3.9. Двоично-кодированные счетчики с произвольным модулем 98

§ 3.10. Счетчики с недвоичным кодированием 101

§ 3.11. Полиномиальные счетчики 106

Глава 4 109

Запоминающие устройства 110

§ 4.1. Основные сведения. Система параметров. Классификация 110

§ 4.2. Основные структуры запоминающих устройств 113

§ 4.3. Запоминающие устройства типа ROM(M), PROM, EPROM, EEPROM 121

§ 4.4. Флэш-память 127

§ 4.5. Использование программируемых ЗУ для решения задач обработки информации 134

§ 4.6. Статические запоминающие устройства 136

§ 4.7. Динамические запоминающие устройства — базовая структура 141

§ 4.8. Динамические запоминающие устройства повышенного быстродействия 146

§ 4.9. Регенерация данных в динамических 149

запоминающих устройствах 149

§ 4.10. Заключительные замечания 151

Микропроцессорные БИС/СБИС и их применение в микропроцессорных системах 154

§ 5.1. Микропроцессорные комплекты БИС/СБИС. Структура и функционирование микропроцессорной системы. Микроконтроллеры 154

§ 5.2. Управление памятью и внешними устройствами. Построение модуля памяти 157

Модуль памяти 158

§ 5.3. Микропроцессор серии 1821 (Intel 8085A) 159

Синхронизация и последовательность действий МП 164

§ 5.4. Схемы подключения памяти и внешних устройств к шинам микропроцессорной системы 173

Интерфейсные БИС/СБИС микропроцессорных комплектов 184

§ 6.1. Интерфейсы микропроцессорных систем 184

§ 6.2. Шинные формирователи и буферные регистры 186

§ 6.3. Параллельные периферийные адаптеры 188

Схемотехнические проблемы построения цифровых узлов и устройств

§1.1. Простейшие модели и система параметров логических элементов

Простейшие модели логических элементов

Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим операциям над логическими переменными 0 и 1. Такие операции реализуются логическими элементами в соответствии с формулами алгебры логики. В идеализированных схемах логические элемен­ты могут быть представлена моделями вида (рис. 1.1, а), т. е. условными графическими обозначениями — прямоугольниками, в которых ставится символ выполняемой операции, а на линиях входных и выходных перемен­ных могут изображаться кружки (индикаторы инверсии), если данная пере­менная входит в формулу зависимости выходной переменной от входных в инверсном виде.

а б

Рис. 1.1. Обозначение идеализированного логического элемента (а) и модель логического элемента с фиксированной задержкой (б)

В реальных условиях логические переменные 0 и 1 отображаются, как пра­вило, двумя различными уровнями напряжения: и . Переход от логи­ческих переменных к электрическим сигналам ставит вопрос о логических соглашениях. Необходимо условиться, какой из двух уровней напряжения принять за и какой за . Существуют соглашения положительной и от­рицательной логики. В положительной логике > , а в отрицательной < . Один и тот же элемент, в зависимости от принятого логического соглашения, выполняет различные логические операции. Переход от операции в положительной логике к операции в отрицательной производится ин­вертированием всех переменных.

В дальнейшем, если не оговорено иное, будем пользоваться соглашением положительной логики.

Наряду с обозначениями и могут быть использованы и обозначения вы­сокого и низкого уровней напряжения соответственно как Н (High) и L (Low).

Одни и те же преобразования логических переменных можно задать в раз­личных формах: с помощью операций И, ИЛИ, НЕ (булевский базис), опе­рации И-НЕ (базис Шеффера), операции ИЛИ-НЕ (базис Пирса), а также многими другими способами. Выбор базиса зависит от простоты реализации той или иной операции с помощью электрических схем данной схемотехнологии. Чаще всего встречаются базисы Шеффера и Пирса. В развитых сери­ях стандартных ИС наряду с базовыми логическими элементами обычно имеется и ряд других, выполняющих другие логические операции.

Быстродействие или даже работоспособность ЦУ зависит от задержек сиг­налов в логических элементах и линиях связей между ними. Реальные пере­ходные процессы в логических элементах достаточно сложны, и в моделях они отображаются с той или иной степенью упрощения. В простейшей мо­дели динамические свойства элемента отражаются введением в его выход­ную цепь элемента задержки сигнала на фиксированное время (рис. 1.1, б). В силу простоты такая модель находит применение на практи­ке, несмотря на то, что она является грубой и не учитывает ряд существен­ных факторов: технологического разброса задержек элементов, зависимости их от направления переключения элемента (из 0 в 1 или из 1 в 0), зависимо­сти их от емкостной нагрузки, которая может быть резко выраженной и т. д. Например, для элементов КМОП задержка пропорциональна емкости на­грузки. Простейшая модель не учитывает также фильтрующих свойств ре­альных элементов, благодаря которым короткие входные импульсы, обла­дающие малой энергией, не способны вызвать переключение элемента.

Применение более точных моделей задержек сопровождается усложнением расчетов при анализе работы ЦУ и характерна для САПР.

Для правильного проектирования и эксплуатации ЦУ необходимо знать систему параметров логических элементов (статических и динамических).

Статические параметры логических элементов

В качестве важнейших статических параметров приводятся четыре значения напряжений и четыре значения токов.

Четыре значения напряжений задают границы отображения переменных (О и 1) на выходе и входе элемента. Для нормальной работы элемента требует­ся, чтобы напряжение, отображающее логическую 1, было достаточно высо­ким, а напряжение, отображающее 0, — достаточно низким. Эти требования задаются параметрами и . Входные напряжения данного эле­мента есть выходные напряжения предыдущего (источника сигналов). Уров­ни, гарантируемые на выходе элемента при соблюдении допустимых нагру­зочных условий, задаются параметрами и . Выходные уров­ни несколько "лучше" входных, что обеспечивает определенную помехоустой­чивость элемента. Для уровня опасны отрицательные помехи, снижающие его, причем допустимая статическая помеха (т. е. помеха любой длительности)

=-

Для уровня опасны положительные помехи, причем допустимая статиче­ская помеха

=-

Четыре значения токов — входные и выходные токи в обоих логических со­стояниях. При высоком уровне выходного напряжения из элемента — источника ток вытекает, цепи нагрузки ток поглощают. При низком уровне выходного напряжения элемента-источника ток нагрузки втекает в этот элемент, а из входных цепей элементов-приемников токи вытекают. Зная токи и характеризующие возможности элемента — источника сигнала, и токи и потребляемые элементами-приемниками, можно контролировать соблюдение нагрузочных ограниче­ний, обязательное для всех элементов схемы ЦУ.

Быстродействие логических элементов

Быстродействие логических элементов определяется скоростями их перехода из одного состояния в другое. Быстродействие ЦУ определяется задержками сигналов, как в логических элементах, так и в цепях их межсоединений.

Временные диаграммы переключения инвертирующего логического элемен­та (рис. 1.2) показывают длительности характерных этапов переходных 'про­цессов, отсчитываемые по так называемым измерительным уровням. Мо­ментом изменения логического сигнала считают момент достижения им по­рогового уровня. Часто за пороговый уровень принимают середину логиче­ского перепада сигнала, т. е. 0,5(). Иногда пороговый уровень ука­зывается более точно в паспортных данных элемента. На временных диа­граммах показаны задержки распространения сигнала при изменении вы­ходного напряжения элемента от до и обратно (t10 и t01). Очень часто для упрощения расчетов пользуются усредненным значением задержки рас­пространения сигнала = 0,5(t10 + t01).

Следует обратить внимание на то, что усреднение согласно приведенному соотношению не относится к технологическому разбросу задержек. Также следует заметить, что справочные данные о задержках соответствуют определенным условиям измерений, указанным в справочниках. Если условия работы элемента отличаются от условий измерения, то может потребоваться коррекция справочных данных.

Рис. 1.2. Временные диаграммы процессов переключения логического элемента

На быстродействие ЦУ влияют также емкости, на перезаряд которых требу­ются затраты времени. В справочных данных приводятся входные и выход­ные емкости логических элементов, знание которых позволяет подсчитать емкости нагрузки в узлах схемы. Для подключаемой к выходу элемента ем­кости приводятся две цифры: номинальная емкость (L от Load) и пре­дельно допустимая емкость . Первая емкость соответствует условиям измерения задержек сигналов, так что именно для нее справедливы значе­ния задержек сигналов, приведенные в справочных данных. Если реальная нагрузочная емкость отличается от номинальной, то изменятся и значения задержек. Значения реальных задержек можно оценить с помощью соотноше­ния , где — номинальное значение задержки; ; С — фактическое значение нагрузочной емкости; k — коэффициент, вели­чина которого задается для каждой серии элементов индивидуально.

Предельно допустимая емкость указывает границу, которую нельзя нару­шать, поскольку при этом работоспособность элемента не гарантируется.

Разумеется, при подсчете емкостей в узлах ЦУ учитываются и емкости меж­соединений (монтажные емкости).

Мощности потребления логических элементов

При разработке ЦУ требуется оценивать мощности их потребления, чтобы сформулировать требования к источникам питания и конструкции теплоотвода. При этом суммируются мощности, рассеиваемые логическими и дру­гими элементами схемы, а также межсоединениями.

Мощности, потребляемые элементами, делят на статические и динамиче­ские. Статическая мощность потребляется элементом, который не переклю­чается. При переключении потребляется дополнительно динамическая мощность, которая пропорциональна частоте переключения элемента. Та­ким образом, полная мощность зависит от частоты переключения элемента, что и следует учитывать при ее подсчете. Обычно не возникает трудностей при подсчете мощностей, потребляемых биполярными схемами. При под­счете мощностей, потребляемых элементами типа КМОП, положение на­много сложнее и данных, приведенных в справочниках, может не хватить. Здесь следует отметить, что в настоящее время только справочник под ре­дакцией И. И. Петровского [21] предоставляет удобные данные для расчета мощностей ЦУ на элементах КМОП (для серии элементов КР1554).

§ 1.2. Типы выходных каскадов цифровых элементов

Цифровые элементы (логические, запоминающие, буферные) могут иметь выходы следующих типов: логические, с открытым коллектором (стоком), с третьим состоянием, с открытым эмиттером (истоком).

Наличие четырех типов выходов объясняется различными условиями работы элементов в логических цепях, в магистрально-модульных микропроцессор­ных системах и т. д.

Логический выход

Логический выход формирует два уровня выходного напряжения ( и ). Выходное сопротивление логического выхода стремятся сделать малым, способным развивать большие токи для перезаряда емкостных нагрузок и, следовательно, получения высокого быстродействия элемента. Такой тип выхода имеют большинство логических элементов, используемых в комби­национных цепях.

Схемы логических выходов элементов ТТЛ(Ш) и КМОП подобны двухтакт­ным каскадам — в них оба фронта выходного напряжения формируются с участием активных транзисторов, работающих противофазно, что обеспечи­вает малые выходные сопротивления при любом направлении переключения выхода (рис. 1.3, о).

Особенность таких выходов состоит в том, что их нельзя соединять парал­лельно. Во-первых, это создает логическую неопределенность, т. к. в точке соединения выхода, формирующего логическую единицу, и выхода, форми­рующего логический нуль, не будет нормального результата. Во-вторых, при соединении выходов, находящихся в различных логических состояниях, возникло бы их "противоборство". Вследствие малых величин выходных со­противлений уравнительный ток при этом может достигать достаточно большой величины, что может вывести из строя электрические элементы выходной цепи.

а б

Рис. 1.3. Схема выходной цепи цифрового элемента (а) и график изменения потребляемого им тока в процессе переключения (б)

Вторая особенность логического выхода двухтактного типа связана с проте­канием через оба транзистора коротких импульсов тока при переключениях из одного логического состояния в другое. Эти токи протекают от источни­ка питания на общую точку ("землю"). В статических состояниях таких то­ков быть не может, т. к. транзисторы Т1 и Т2 работают в противофазе, и один из них всегда заперт. Однако в переходном процессе из-за некоторой несинхронности переключения транзисторов возникает кратковременная ситуация, в которой проводят оба транзистора, что и порождает короткий импульс сквозного тока значительной величины (рис. 1.3, б).

Элементы с тремя состояниями выхода

Элементы с тремя состояниями выхода (типа ТС) кроме логических со­стояний 0 и 1 имеют состояние "отключено", в котором ток выходной це­пи пренебрежимо мал. В это состояние (третье) элемент переводится спе­циальным управляющим сигналом, обеспечивающим запертое состояние обоих транзисторов выходного каскада (Т1 и Т2 на рис. 1.3, а). Сигнал управления элементом типа ТС обычно обозначается как ОЕ (Output Enable). При наличии разрешения (ОБ = 1) элемент работает как обычно, выполняя свою логическую операцию, а при его отсутствии (ОЕ = 0) пе­реходит в состояние "отключено". В ЦУ широко используются буферные элементы типа ТС для управляемой передачи сигналов по тем или иным линиям. Буферы могут быть неинвертирующими или инвертирующими, а сигналы ОЕ — Н-активными или L-активными, что ведет к наличию че­тырех типов буферных каскадов (рис. 1.4).

Выходы типа ТС отмечаются в обозначениях элементов значком треуголь­ника, как на рис. 1.4, или буквой Z (при выполнении документации с по­мощью устройств вывода ЭВМ).

Выходы типа ТС можно соединять параллельно при условии, что в любой момент времени активным может быть только один из них. В этом случае отключенные выходы не мешают активному формировать сигналы в точке соединения выходов. Эта возможность позволяет применять элементы типа ТС в магистрально-модульных микропроцессорных и иных системах, где многие источники информации поочередно пользуются одной и той же ли­нией связи.

Рис. 1.4. Типы буферных каскадов с третьим состоянием

Элементы типа ТС сохраняют такие достоинства элементов с логическим выходом как быстродействие и высокая нагрузочная способность. Поэтому они являются основными в указанных применениях. В то же время они тре­буют обязательного соблюдения условия отключения всех выходов, соеди­ненных параллельно, кроме одного, т. е. условия OE1+ OE2+...+ ОЕn 1 при объединении n выходов. Нарушение этого условия может привести даже к выходу из строя самих элементов.

Выход с открытым коллектором

Элементы с открытым коллектором имеют выходную цепь, заканчиваю­щуюся одиночным транзистором, коллектор которого не соединен с каки­ми-либо цепями внутри микросхемы (рис. 1.5, a). Транзистор управляется от предыдущей части схемы элемента так, что может находиться в насы­щенном или запертом состоянии. Насыщенное состояние трактуется как отображение логического нуля, запертое — единицы.

Насыщение транзистора обеспечивает на выходе напряжение (малое на­пряжение насыщения "коллектор-эмиттер"). Запирание же транзистора какого-либо уровня напряжения на выходе элемента не задает, выход при этом имеет фактически неизвестный "плавающий" потенциал, т. к. не под­ключен к каким-либо цепям схемы элемента. Поэтому для формирования высокого уровня напряжения при запирании транзистора на выходе элемен­тов с открытым коллектором (типа ОК) требуется подключать внешние ре­зисторы (или другие нагрузки), соединенные с источником питания.

Несколько выходов типа ОК можно соединять параллельно, подключая их к общей для всех выходов цепочке Ucc - R (рис. 1.5, б). При этом можно по­лучить режим поочередной работы элементов на общую линию, как и для элементов типа ТС, если активным будет лишь один элемент, а выходы всех остальных окажутся запертыми. Если же разрешить активную работу элементов, выходы которых соединены, то можно получить дополнительную логическую операцию, называемую операцией монтажной логики.

а б

Рис. 1.5. Схема выходной цепи цифрового элемента с открытым коллектором (а) и реализации монтажной логики (б)

При реализации монтажной логики высокое напряжение на общем выходе возникает только при запирании всех транзисторов, т. к. насыщение хотя бы одного из них снижает выходное напряжение до уровня . То есть для получения логической единицы на выходе требуется единичное со­стояние всех выходов: выполняется монтажная операция И. Поскольку каж­дый элемент выполняет операцию Шеффера над своими входными пере­менными, общий результат окажется следующим

В обозначениях элементов с ОК после символа функции ставится ромб с черточкой снизу.

При использовании элементов с ОК в магистрально-модульных структурах требуется разрешать или запрещать работу того или иного элемента. Для элементов типа ТС это делалось с помощью специального сигнала ОЕ. Для элементов типа ОК в качестве входа ОЕ может быть использован один из обычных входов элемента. Если речь идет об элементе И-НЕ, то, подавая 0 на любой из входов, можно запретить работу элемента, поставив его выход в разомкнутое состояние независимо от состояния других входов. Уровень 1 на этом входе разрешит работу элемента.

Положительной чертой элементов с ОК при работе в магистрально-модульных системах является их защищенность от повреждений из-за оши­бок управления, приводящих к одновременной выдаче на шину нескольких слов, а также возможность реализации дополнительных операций монтаж­ной логики. Недостатком таких элементов является большая задержка пере­ключения из 0 в 1. При этом переключении происходит заряд выходной ем­кости сравнительно малым током резистора R. Сопротивление резистора нельзя сделать слишком малым, т. к. это привело бы к большим токам вы­ходной цепи в статике при насыщенном состоянии выходного транзистора. Поэтому положительный фронт выходного напряжения формируется отно­сительно медленно с постоянной времени RC. До порогового напряжения (до середины полного перепада напряжения) экспоненциально изменяю­щийся сигнал изменится за время 0,7RC, что и составляет задержку tз01.

а б

Рис. 1.6. Схемы для расчета минимального (а) и максимального (б) значений сопротивления внешней цепи в каскадах с открытым коллектором

При работе с элементами типа ОК проектировщик должен задать сопротив­ление резистора R, которое не является стандартным, а определяется для конкретных условий. Анализ статических режимов задает ограничения ве­личины сопротивления R снизу и сверху. Значение сопротивления резисто­ра R выбирается в этом диапазоне с учетом быстродействия схемы и по­требляемой ею мощности.

Ограничение снизу величины сопротивления резистора R связано с тем, что ее уменьшение может вызвать перегрузку насыщенного транзистора по току. На рис. 1.6, а показан режим, в котором нулевое состояние выхода схемы обеспечивается элементом 1 с ОК. Из этого рисунка видно, что через выход элемента 1 протекает суммарный ток, складывающийся из токов резистора, входных токов логических элементов (ЛЭ1...ЛЭn) и токов выходов запертых транзисторов элементов с ОК 2.. .m, т. е.

где Iвх.о — входные токи элементов-приемников сигнала при низком уровне входных напряжений; Iz — токи запертых выходов ОК (обычно пренебре­жимо малые); ir = (Ucc - Uo)/R. Чтобы ток выхода элемента 1 не превысил допустимого значения Iвых.о.max следует соблюдать следующее условие

Ограничение сверху величины сопротивления резистора R связано с необ­ходимостью гарантировать достаточно высокий уровень напряжения , формируемого в схеме при запертом состоянии всех выходов элементов с ОК. Из схемы (рис. 1.6, б) видно, что U1 = Ucc - IRR.

В то же время ir = mIz + nIвх.1.max.Из полученных выражений следует

где — паспортный параметр элемента.

Имея границы диапазона значений сопротивления резистора R, получен­ные, как показано выше, проектировщик должен выбрать некоторое кон­кретное его значение. Выбор вблизи нижней границы улучшает быстродей­ствие схемы, а выбор вблизи верхней уменьшает потребляемую схемой мощность.

Выход с открытым эмиттером

Выход с открытым эмиттером характерен для элементов типа ЭСЛ. Для ра­боты на магистраль такие элементы не используются. Возможность соеди­нять друг с другом выходы с открытым эмиттером при объединении эмиттерных резисторов в один общий резистор приводит к схеме рис. 1.7, иногда называемой "эмиттерный дот" и используемой при построении логических схем для получения дополнительной операции монтажной логики. Элемен­ты ЭСЛ имеют противофазные выходы, на одном из которых реализуется функция ИЛИ, на другом — ИЛИ-НЕ. Соединяя прямые выходы несколь­ких элементов, получают расширение по ИЛИ (входные переменные соеди­няемых элементов образуют единую дизъюнкцию). Соединяя инверсные выходы, получают операцию И-ИЛИ относительно инверсий входных пере­менных, т. к. при этом

Рис. 1.7. Схема "эмиттерного дота".

Соединяя прямой выход с инверсным, можно получить функцию вида



Похожие документы:

  1. 1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим оп

    Документ
    ... следующим обстоя­тельством. Цифровые узлы и устройства питают от высококачественных бло ... логическом уровне, поскольку проблемы схемотехнического уровня уже решены ... требованиям реализуемого алгоритма. Проблемы построения систем на микросхемах ПЛ ...
  2. Курс по выбору студента, 1 семестр: Psi

    Реферат
    ... мышления и способностей решать разнообразные психологические проблемы в сфере деловой межличностной коммуникации с ... схемотехнических способов построения элементов, узлов и устройств ЭВМ и принципов их работы, а так же проектирования различных цифровых ...
  3. Материалы лекций по предмету «Электронные промышленные устройства» Сфера знаний

    Документ
    ... специальной литературы в области схемотехнической элек­троники. Многие важнейшие проблемы науки и техники возни ... -цифровые преобразователи (АЦП). Контрольные вопросы Что называется радиопередающим устройством? Назовите основные функциональные узлы ...
  4. М. Н. Ушкар микропроцессорные устройства в радиоэлектронной аппаратуре © Издательство «Радио и связь»

    Документ
    ... говые, цифровые и аналого-цифровые узлы. Конструкция такого устройства обычно ... схемотехнических методов построе­ния логических элементов в кристалле и БИС на монтажных платах. Проблема ... счисления. При построении цифровых устройств обработки огналов ...
  5. Критерии взаимодействия ИМС в устройствах(эл аспект)

    Документ
    ... конъюнкций: Схемотехническая реализация дешифраторов Схемотехнически дешифратор ... — самые распространенные узлы цифровых устройств. Они опе­рируют ... сбросом. При построении счетчика с модифицированными ... сопровождается специфическими проблемами. При ...

Другие похожие документы..